1. Jurnal[KEMBALI]
2. Alat dan Bahan[KEMBALI]
a. 1 buah J-K flip-flop 74LS112
b. 1 buah D flip-flop 74LS74
c. 6 buah Switch SW-SPDT
d. 4 buah resistor 220 Ohm
e. 4 buah LED biru
f. Power dan Ground
3. Gambar Rangkaian[KEMBALI]
4. Video Praktikum[KEMBALI]
5. Analisa[KEMBALI]
1.) Jelaskan prinsip kerja rangkaian percobaan 4!
Rangkaian ini terdiri dari 2 buah komponen flip-flop yang berbeda, yaitu komponen J-K flip-flop dan komponen D flip-flop yang masing-masing dilengkapi dengan pin Set dan Reset yang memiliki sifat aktif low. Clock pada komponen J-K flip-flop juga bersifat aktif low, sedangkan clock pada komponen D flip-flop bersifat aktif high.
Pada dasarnya, cara kerja J-K flip-flop dan D flip-flop berbeda. Pada J-K flip-flop dengan pin Set dan Reset aktif low, ketika Input pada pin Set berlogika "1" dan pada pin Reset berlogika "0", maka output Q dan Q Not-nya akan berlogika "0" dan "1". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input J, K, dan clock.
Apabila kedua input Set dan Reset berogika "1", ketika input J dan K diubah-ubah menjadi "0" dan "1" atau "1" dan "0", dan atau "0" dan "0", input clock akan diabaikan. Tapi, apabila seluruh input berlogika "1", maka akan terjadi kondisi toggle pada output Q dan Q Not. Kondisi ini dipengaruhi oleh denyutan pada clock, yaitu tiap clock dalam keadaan fall (logika "1" ke logika "0") akan terjadi toggle.
Semetara itu pada komponen D flip-flop, ketika pin Set berogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input D dan clock.
Apabila kedua input Set dan Reset berogika "1", ketika input D diubah menjadi berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Ketika input D berlogika "0", maka akan menjadi sebaliknya. Kedua kondisi ini akan mengabaikan input clock saat clock dalam keadaan Rise. Apabila input clock dalam keadaan Fall, input D akan diabaikan dan output Q dan Q Not-nya akan tetap seperti keadaan sebelumnya.
2.) Jika saklar B0 berlogika "0", maka bagaimana kondisi output?
Terdapat dua kondisi yaitu saat B0="0" dan B1="0" atau B0="0" dan B1="1". Saat kondisi B0="0" dan B1="0", maka output pada J-K flip-flop maupun D flip-flop dalam kondisi terlarang. Sementara itu, saat kondisi B0="0" dan B1="1", maka output Q dan Q Not pada J-K flip-flop maupun D flip-flop akan berlogika "0" dan "1".
6. Download File[KEMBALI]
Tidak ada komentar:
Posting Komentar